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芯片封装由 2D 向 3D 发展的过程中，衍生出多种不同的封装技术。其中，2.5D 封装是一种先进的异构芯片封装，可以实现从成本、性能到可靠性的完美平衡。

目前 CoWoS 封装技术已经成为了众多国际算力芯片厂商的首选，是高端性能芯片封装的主流方案之一，英伟达算力芯片的需求增长大幅提升了 CoWoS 的封装需求，CoWoS 有望进一步带动先进封装加速发展。

CoWoS 封装的优势

CoWoS（Chip on Wafer on Substrate）封装技术具有多项显著优势，这些优势使其在高性能计算和先进半导体制造领域中极为重要：

高密度集成：CoWoS技术允许在单一封装中集成多个芯片，包括处理器、内存和其他功能模块，实现高密度的系统集成。这种集成方式可以显著减少芯片间的物理距离，提高整体系统的性能。

缩短互连长度：通过使用硅通孔（TSV）技术，CoWoS能够实现芯片间的垂直互连，从而大幅缩短信号传输路径，减少信号延迟和功耗。

增强信号完整性：由于互连长度的缩短，信号在传输过程中的衰减和干扰减少，从而提高了信号的完整性和可靠性。

降低功耗：更短的互连路径和优化的电源分布网络有助于降低整体功耗，这对于移动设备和数据中心等对能效有严格要求的应用尤为重要。

提高带宽和吞吐量：CoWoS技术支持高带宽内存（HBM）的集成，这种内存技术提供了远高于传统DDR内存的带宽，非常适合需要大量数据处理的应用，如人工智能和图形处理。

减小封装尺寸：通过3D堆叠技术，CoWoS可以在较小的封装尺寸内实现更多的功能和更高的性能，有助于减小电子设备的体积。

提升热管理效率：CoWoS封装允许更有效地分布和散热，有助于在高性能计算中维持稳定的温度，避免过热导致的性能下降或损坏。

支持异构集成：CoWoS技术可以集成不同工艺节点的芯片，实现异构集成，这对于整合先进和成熟工艺的芯片非常有用，可以优化成本和性能。

CoWoS 工艺流程包含多项步骤，根据中国台湾大学资料，总结CoWoS 封装流程可大致划分为三个阶段。在第一阶段，将裸片（Die）与中介层（Interposer）借由微凸块（uBump）进行连接，并通过底部填充（Underfill）。

在第二阶段，将裸片（Die）与载板（Carrier）相连接。封装基板（载板）是一类用于承载芯片的线路板，属于 PCB 的一个技术分支，也是核心的半导体封测材料，具有高密度、高精度、高性能、小型化及轻薄化的特点，可为芯片提供支撑、散热和保护的作用，同时也可为芯片与 PCB 母板之间提供电气连接及物理支撑。在裸片与载板相连接后，利用化学抛光技术（CMP）将中介层进行薄化，此步骤目的在于移除中介层凹陷部分。

在第三阶段，切割晶圆形成芯片，并将芯片连结至封装基板。最后加上保护封装的环形框和盖板，使用热介面金属（TIM）填补与盖板接合时所产生的空隙。

CoWoS 技术的变体

目前正在使用的 CoWoS 技术有三类：

CoWoS-L 封装

CoWoS 技术的应用

与系统级芯片 (SiP) 等旧式封装技术相比，CoWoS 技术可以在一个封装中支持更多数量的晶体管。所有需要大量并行计算、处理大量数据向量以及需要高内存带宽的应用程序都最适合使用此技术。

许多公司因 CoWoS 封装的成功而蓬勃发展。以下是一些示例：

• NVIDIA 的 AI 芯片依赖 CoWoS 封装。
• AMD 也在探索将 CoWoS 封装应用于其 AI 芯片。
• 联发科已与台积电合作，将 CoWoS 用于其网络 ASIC。
• 博通 (Broadcom) 采用 CoWoS-L 作为其 ASIC 以满足深度学习和网络应用的需求。

• Global Unichip Corp. (GUC) 还与台积电合作，将 CoWoS 用于其 AI、HPC 和网络应用芯片。

挑战与限制

制造复杂性和成本考虑：CoWoS 是一种 2.5D/3D 集成技术，与前代技术相比，制造复杂性显著增加。制造复杂性直接导致采用这种封装技术的芯片成本增加。这被认为是近年来 HPC 和 AI 芯片成本增加的一个重要原因。测试 CoWoS 的成本也会增加总成本。

集成和良率挑战：2.5D 和 3D 集成电路需要像任何其他集成电路一样进行测试，以确保它们没有任何制造缺陷。然而，测试 2.5D 或 3D 集成电路要困难得多，因为每个晶圆芯片在安装到中介层之前都需要单独测试，安装后还需要再次测试。除此之外，硅通孔 (TSV) 也需要测试。最后，大型硅中介层特别容易受到制造缺陷的影响，并可能导致产量损失。

散热挑战：由于中介层和基板之间的热膨胀系数 (CTE) 不同，CoWoS 封装会遇到散热问题。使用有机中介层确实可以在一定程度上限制散热问题。使用底部填充材料可以缓冲硅片和基板之间的热失配，从而大大提高焊点的寿命。

同样，在正面，重分布层 (RDL) 的完整性（尤其是两个硅片下方的重分布层）容易受到应力影响。μ-bump 底部填充材料再次充当了硅片和 RDL 之间的应力缓冲层。

电气挑战：CoWoS 封装面临着信号和电源完整性问题等电气挑战。

（1）信号完整性：逻辑晶圆到基板的互连：随着数据速率的提高，由于 TSV 的寄生电容和电感，互连的信号传输会变差。为了解决这个问题，努力优化 TSV，以最大限度地降低电容和电感。逻辑晶圆芯片到 HBM：SoC 和 HBM 之间互连的眼图性能瓶颈归因于互连的寄生电阻和电容。

（2）电源完整性：CoWoS 封装通常用于具有较高数据切换率和较低工作电压的高性能应用。这使得这些封装容易受到电源完整性挑战。

CoWoS 技术提供更高水平的集成，使集成电路能够扩展以满足不断增长的计算能力的需求。该技术不断发展，以确保更好的良率、强大的功率和热完整性，并进一步增加中介层面积，以允许更多晶圆共享同一基板。CoWoS 将在未来几年继续推动半导体行业的发展。

资料来源：半导体封装工程师之家。